一,、電快速瞬變脈沖群特點(diǎn)
電快速瞬變脈沖群EFT是電氣和機(jī)電設(shè)備中常見的一種瞬態(tài)干擾,，是由繼電器、接觸器,、電動(dòng)機(jī),、變壓器等電感器件產(chǎn)生的,是時(shí)間很短但幅度很大的電磁干擾，是一連串的脈沖,，可以在電路輸入端產(chǎn)生累計(jì)效應(yīng),，使干擾電平的幅度最終超過電路的噪聲門限，對(duì)電路形成干擾,。
電快速瞬變脈沖群由大量脈沖組成,，具有如下特點(diǎn)：
1) 幅值在100V至數(shù)千伏；
2) 脈沖頻率在1kHz至1MHz,；
3) 單個(gè)脈沖的上升沿在納秒級(jí),，脈沖持續(xù)時(shí)間在幾十納秒至數(shù)毫秒；
4) EFT所形成的騷擾信號(hào)頻譜分補(bǔ)非常寬,，數(shù)字電路對(duì)它比較敏感,，易受到干擾。
二,、電快速瞬變脈沖群常見抑制方法
1) 減小PCB接地線公共阻抗：增加PCB接地導(dǎo)線的面積,，減小電感量成分；
2) 加接EFT電感瞬態(tài)干擾抑制網(wǎng)絡(luò)：在電感元件上并接壓敏電阻,、阻容電路,、二極管、TVS管,、背靠連接的穩(wěn)壓二極管等,；
3) 電源或信號(hào)干擾源輸入口，使用濾波器或吸收器等濾波元器件,，選用磁珠的內(nèi)徑越小,、外徑越大、長度越長越好,；
4) 電子元器件選擇時(shí),，選用性能可靠的關(guān)鍵器件；最好做過芯片級(jí)的電磁兼容仿真試驗(yàn),，質(zhì)量可靠的元器件選用可提升對(duì)電快速瞬變脈沖信號(hào)的抑制能力,；
5) PCB布局時(shí)，將干擾源遠(yuǎn)離敏感電路；
6) PCB布線時(shí)注意線纜的隔離,，強(qiáng)弱電的布線隔離,、信號(hào)線與功率線的隔離，各類走線要盡量短,，
7) 正確使用接地技術(shù),，減小環(huán)路面積；
8) 安裝瞬態(tài)干擾吸收器,；
9) 軟件設(shè)計(jì)時(shí),，考慮避免干擾對(duì)系統(tǒng)的影響，軟件上應(yīng)正確檢測和處理告警信息,，及時(shí)恢復(fù)產(chǎn)品的狀態(tài),；
10) I/O信號(hào)進(jìn)出由隔離的變壓器或光耦連接，更好的實(shí)現(xiàn)隔離,；
11) 使用高阻抗的共?；虿钅ｋ姼袨V波器
12) 使用鐵氧體磁環(huán)；
13) 在PCB層電源輸入位置要做好濾波,，通常采用的是大小電容組合,，根據(jù)實(shí)際情況可以酌情再添加一級(jí)磁珠來濾除高頻信號(hào)；
14) 組裝生產(chǎn)環(huán)節(jié)中應(yīng)嚴(yán)把質(zhì)量關(guān),，做好生產(chǎn)工藝流程控制,，盡量保證產(chǎn)品質(zhì)量的一致性，減少因個(gè)別產(chǎn)品質(zhì)量問題帶來的測試不合格現(xiàn)象,；
三,、PCB抗干擾設(shè)計(jì)
1、電源電路抗干擾設(shè)計(jì)
1) 變壓器及穩(wěn)壓模塊應(yīng)就近安裝在交流電源進(jìn)入系統(tǒng)的地方,；
2) 強(qiáng)電輸送線絕不能在系統(tǒng)內(nèi)亂布,；
3) 電源供電線應(yīng)盡量短，板間連接線使用雙絞線,；
4) 交流輸入,、功率繼電器、電源濾波器,、電源變壓器等干擾源電路應(yīng)與系統(tǒng)穩(wěn)壓后的5V,、3.3V等布線嚴(yán)格分開并進(jìn)行有效隔離；
5) 穩(wěn)壓電源輸出并接電解電容及0.01uF左右陶瓷電容和二極管,；
2,、PCB布局抗干擾設(shè)計(jì)
1) 主控部分和外圍設(shè)備按各自體系要有明顯界限，不能混裝,，即使系統(tǒng)只有一塊印制板,，也要分模塊設(shè)計(jì),，模塊間做好隔離；
2) 大功率低速電路,、模擬電路和數(shù)字電路應(yīng)分開布局,，大功率器件應(yīng)與小信號(hào)電路分開,，如功率繼電器要與主控模塊及弱點(diǎn)驅(qū)動(dòng)模塊隔離,，使相互間的信號(hào)耦合最小,；
3) 各部件之間引線要盡量短,，噪聲敏感器件盡量縮短連接的信號(hào)線；
4) 發(fā)熱量大的器件如電源芯片,、單片機(jī),、RAM等應(yīng)盡量安排在不影響敏感電路的地方及通風(fēng)冷卻較好的地方，電路板豎直放置時(shí),，發(fā)熱量大的器件應(yīng)放置在最上邊,。
5) 晶振與CPU時(shí)鐘輸入端，要相互靠近,；
6) 易產(chǎn)生噪聲的器件,、小電流電路、大電流電路等應(yīng)盡量遠(yuǎn)離邏輯電路,，如果有可能,，應(yīng)分開做印制電路板；
7) 盡可能縮短高頻元器件之間的連線,，設(shè)法減少它們的分布參數(shù)和相互間的電磁干擾,；易受干擾的元器件不能相互靠得太近，輸入和輸出元器件應(yīng)盡量遠(yuǎn)離,；
8) 按功能模塊對(duì)電路板進(jìn)行分區(qū),，把有干擾的電源、接地層和其它功能區(qū)與無干擾的或靜態(tài)的區(qū)域分開,；每個(gè)功能模塊分區(qū)元器件放置應(yīng)相互靠近,，布線長度最短；
9) DC/DC模塊,、開關(guān)元器件和整流器應(yīng)盡可能靠近變壓器放置,；
10) 電磁干擾濾波器要盡可能靠近電磁干擾源，并放在同一塊電路板上,；
11) 調(diào)壓元器件和濾波電容器應(yīng)盡可能靠近整流二極管放置,；
12) 印制電路板按頻率和電流開關(guān)特性分區(qū)，噪聲元器件和非噪聲元器件距離盡量遠(yuǎn),；
13) 對(duì)噪聲敏感的布線不要與大電流和高速開關(guān)線平行,；
14) 連接器,、接插件應(yīng)布置在電路板一側(cè)，盡量避免從兩側(cè)引出電纜,，減少共模輻射,；
3、PCB布線抗干擾設(shè)計(jì)
1) 電路板的層數(shù)根據(jù)系統(tǒng)電源網(wǎng)絡(luò),、強(qiáng)弱信號(hào)網(wǎng)絡(luò)等因素來確定,；在電路板層數(shù)允許的情況下，可設(shè)置獨(dú)立的電源層和地層,；
2) 數(shù)字電路和模擬電路要分開接地,；數(shù)字電路的地可構(gòu)成閉環(huán)以提高抗干擾性能，地平面一般做接地處理,，并作為基本電平參考點(diǎn),，地平面屏蔽效果優(yōu)于電源平面。
3) 元器件布局后,，先布地線,、電源線、然后布高速信號(hào)線,；數(shù)字電路地線采用網(wǎng)格結(jié)構(gòu)
4) 電源線應(yīng)盡量靠近地線,，減小差模輻射的環(huán)路面積，有利于減小電路間干擾,；
5) 時(shí)鐘線與信號(hào)線之間用地線隔離,，關(guān)鍵信號(hào)線之間用地線隔離，減小環(huán)路面積,，可有效地抑制相鄰新號(hào)線路之間的耦合,；
6) 避免印制電路板導(dǎo)線的不連續(xù)性，布線寬度不要突變,，防止導(dǎo)線阻抗突變引發(fā)信號(hào)反射和駐波,，布線不要突然拐角，避免直角和銳角布線,；
7) 電源線和地線要盡量寬,、短、直,，以減小阻抗,；
8) 時(shí)鐘信號(hào)發(fā)生器電路應(yīng)盡量靠近使用時(shí)鐘的器件，時(shí)鐘線要盡量短,，晶振外殼要接地,，石英晶體及對(duì)噪聲敏感器件下面不要走線，用地線把時(shí)鐘區(qū)圈起來,；
9) 電源線和地線加接去耦電容,，盡量加寬電源導(dǎo)線寬度,，采用大面積接地；電源輸入端跨接100uF左右的電解電容,，每個(gè)IC處布置一個(gè)0.01uF的瓷片電容,。去耦電容值的選區(qū)可按C=1/f計(jì)算，及10MHz取0.1uF,，單片機(jī)系統(tǒng)一般取0.01uF—0.1uF,；
10) 印制板中的接觸器、繼電器,、按鈕等元器件,，操作時(shí)易產(chǎn)生火花放電,，采用RC回路來吸收放電電流,，一般R取值1—2K，C取值2.2—4.7uF,；
11) 單片機(jī)等芯片CMOS電路輸入阻抗很高,，且易受靜電感應(yīng)，對(duì)不用的端口通過電阻接地或接正電源,；
12) 高速信號(hào)布線的過孔孔徑盡量小,，高速并行線每根信號(hào)線的過孔數(shù)盡量保持相同；
13) 避免有過長的平行信號(hào)線,，頂層和底層的布線相互垂直,；
14) 數(shù)字地與模擬地要分開，單點(diǎn)共地,；
15) 光耦隔離處把原,、副隔離開；
16) 變壓器,、開關(guān)電源,，高頻器件下面盡量不要走線。
推薦型號(hào)：
SFT 2400: 125kHz / 5.0kV / 觸摸屏
SFT 2420: 2MHz / 4.8kV / 觸摸屏
SFT 1400-1: 125kHz / 5.0kV
SFT 1420-1: 2MHz / 4.8kV
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