AB羅克韋爾PLC150-SPP108UD

AB羅克韋爾PLC150-SPP108UD

大多數存儲器接口都是源同步接口，從外部存儲器器件傳出的數據和時鐘/選通脈沖是邊沿對齊的,。在Virtex-4器件采集這一數據,，需要延遲時鐘/選通脈沖或數據。利用直接時鐘控制技術,，數據經延遲,，并與內部FPGA時鐘實現中心對齊。在這個方案中,，內部FPGA時鐘采集傳出的數據,。存儲器傳出的時鐘/選通脈沖用于決定與數據位相關的延遲值。因此,，與選通脈沖相關的數據位的數量不受限制,。由于無需將選通脈沖分配給相關數據位，所以不需要其他時鐘資源,。

時鐘/選通脈沖和數據位使用的Virtex-4資源是一條64-tap延遲線,。該64-tap延遲線可利用IDELAY和IDELAYCTRLprimiTIve實現,。時鐘/選通脈沖和數據位均通過此64-tap延遲線來布線。雖然選通脈沖不用于采集數據,，但它用于確定數據與內部FPGA時鐘實現中心對齊所需的tap數量,。以下部分將詳細解釋直接時鐘控制技術方案的設計及實現。

選通脈沖邊沿檢測

與時鐘/選通脈沖相關的數據位的延遲值就是內部FPGA時鐘上升沿與時鐘/選通脈沖中心之間的相位差,。假設時鐘/選通脈沖和數據實現了邊沿對齊,。要確定這個相位差，時鐘/選通脈沖通過IOB內的64-tap延遲線輸入,，并利用內部FPGA時鐘在增量tap輸出端對其進行采樣,。

要確定時鐘/選通脈沖的中心，至少需要檢測到時鐘/選通脈沖的兩個邊沿或轉換,。檢測出第二次轉換所需的tap數（即第二個邊沿的tap）和檢測出轉換所需的tap數（即個邊沿的tap）之差,，即為時鐘/選通脈沖寬度。這個差值的二分之一就是脈沖中心（即脈沖中心的tap）,。從內部FPGA時鐘上升沿到時鐘/選通脈沖中心之間的tap數,，即為個邊沿的tap數與脈沖中心的tap數之和。

利用一個簡單的算法檢測存儲器時鐘/選通脈沖的邊沿,。將初始值為0的時鐘/選通脈沖輸入IDELAY模塊,。時鐘/選通脈沖將不停地增加1tap的延遲，直到檢測到個邊沿,。然后記錄下檢測出個邊沿所需的tap數,。在檢測到第二個邊沿之前，時鐘/選通脈沖仍然不停地增加1tap的延遲,。然后記錄下檢測出第二個邊沿所需的tap數,。根據兩次記錄的值，計算出脈沖寬度,。在用tap數確定時鐘/選通脈沖寬度后,，除以2即得到中間值。中間值與檢測個邊沿所需的tap數之和為延遲數據所需的tap數,。

IDELAY模塊可用的tap總數為64,。因此，當頻率為200MHz或以下時,，將無法檢測出兩個邊沿,。如果在64tap結束后僅檢測出一個邊沿，那么延遲數據所需的tap數應為,，檢測出個邊沿所需的tap數減去16tap（約1.25ns,，每個tap的延時約為75ps）。一個200MHz時鐘/選通脈沖周期的四分之一約為16tap,。根據時序分析,，該值也適用于更低的頻率,，可達110MHz。當頻率低于110MHz時,，如果在64tap結束后未檢測出任何邊沿,，那么延遲數據所需的tap數應為32tap（約2.5ns，每個tap的延時約為75ps）,。該值足以使內部FPGA時鐘邊沿位于數據窗口內,。

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選件

6GK7 243-1EX01-0XE0     CP243-1 以太網模件

6ES7 253-1AA22-0XA0     EM253 定位模件

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6ES7 901-3CB30-0XA0     PC/PPI電纜,，RS232接口

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文本顯示器，操作面板

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6AV 6648-0BC11-3AX0     Smart 700觸摸屏,，TFT寬屏彩顯(375K色)，開孔尺寸192*138

6AV6 648-0BE11-3AX0     Smart 1000觸摸屏,，TFT寬屏彩顯（375K色）,，開孔尺寸259*201

編程軟件       

6ES7 810-2CC03-0YX0     STEP7-Micro/WIN V4.0 SP3，單用戶授權

6ES7 840-2CC01-0YX0     PC ACCESS V1.0