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晶體元件的負(fù)載電容是指在電路中跨接晶體兩端的總的外界有效電容。是指晶振要正常震蕩所需要的電容,。一般外接電容,，是為了使晶振兩端的等效電容等于或接近負(fù)載電容,。要求高的場合還要考慮ic輸入端的對地電容。應(yīng)用時一般在給出負(fù)載電容值附近調(diào)整可以得到頻率,。此電容的大小主要影響負(fù)載諧振頻率和等效負(fù)載諧振電阻,。

晶振的負(fù)載電容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg為分別接在晶振的兩個腳上和對地的電容,Cic（集成電路內(nèi)部電容）+△C（PCB上電容).就是說負(fù)載電容15pf的話，兩邊個接27pf的差不多了,，一般a為6.5～13.5pF

各種邏輯芯片的晶振引腳可以等效為電容三點(diǎn)式振蕩器. 晶振引腳的內(nèi)部通常是一個反相器, 或者是奇數(shù)個反相器串聯(lián). 在晶振輸出引腳 XO 和晶振輸入引腳 XI 之間用一個電阻連接, 對于 CMOS 芯片通常是數(shù) M 到數(shù)十 M 歐之間. 很多芯片的引腳內(nèi)部已經(jīng)包含了這個電阻, 引腳外部就不用接了. 這個電阻是為了使反相器在振蕩初始時處與線性狀態(tài), 反相器就如同一個有很大增益的放大器, 以便于起振.

石英晶體也連接在晶振引腳的輸入和輸出之間, 等效為一個并聯(lián)諧振回路, 振蕩頻率應(yīng)該是石英晶體的并聯(lián)諧振頻率. 晶體旁邊的兩個電容接地, 實際上就是電容三點(diǎn)式電路的分壓電容, 接地點(diǎn)就是分壓點(diǎn). 以接地點(diǎn)即分壓點(diǎn)為參考點(diǎn), 振蕩引腳的輸入和輸出是反相的, 但從并聯(lián)諧振回路即石英晶體兩端來看, 形成一個正反饋以保證電路持續(xù)振蕩. 在芯片設(shè)計時, 這兩個電容就已經(jīng)形成了, 一般是兩個的容量相等, 容量大小依工藝和版圖而不同, 但終歸是比較小, 不一定適合很寬的頻率范圍.

外接時大約是數(shù) PF 到數(shù)十 PF, 依頻率和石英晶體的特性而定. 需要注意的是: 這兩個電容串聯(lián)的值是并聯(lián)在諧振回路上的, 會影響振蕩頻率. 當(dāng)兩個電容量相等時, 反饋系數(shù)是 0.5, 一般是可以滿足振蕩條件的, 但如果不易起振或振蕩不穩(wěn)定可以減小輸入端對地電容量, 而增加輸出端的值以提高反饋量.

設(shè)計考慮事項：

1.使晶振,、外部電容器（如果有）與 IC之間的信號線盡可能保持短。當(dāng)非常低的電流通過IC晶振振蕩器時,，如果線路太長,，會使它對 EMC、ESD 與串?dāng)_產(chǎn)生非常敏感的影響,。而且長線路還會給振蕩器增加寄生電容,。

2.盡可能將其它時鐘線路與頻繁切換的信號線路布置在遠(yuǎn)離晶振連接的位置。

3.當(dāng)心晶振和地的走線

4.將晶振外殼接地

如果實際的負(fù)載電容配置不當(dāng),會引起線路參考頻率的誤差.另外如在發(fā)射接收電路上會使晶振的振蕩幅度下降(不在峰點(diǎn)),影響混頻信號的信號強(qiáng)度與信噪.

當(dāng)波形出現(xiàn)削峰,畸變時,可增加負(fù)載電阻調(diào)整(幾十K到幾百K).要穩(wěn)定波形是并聯(lián)一個1M左右的反饋電阻